光电共封增长迅猛，复合年增长率达28.9%

（原标题：光电共封增长迅猛，复合年增长率达28.9%）

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来源：内容由半导体行业观察（ID：icbank）编译自semiconductor-digest ，谢谢。

在过去十年中，数据中心以太网交换机的容量从 0.64 Tbps 飙升至 25.6 Tbps，这得益于 64×400 Gbps 或 32×800 Gbps 可插拔光收发器模块的采用。然而，这些高速模块在目前的外形尺寸内带来了重大挑战。问题包括所需的电气和光学连接器密度，以及不断上升的功耗。

为了实现支持每模块 800 Gbps 及以上的下一代光学引擎，通信速率必须翻倍至每通道至少 100 Gbps。这种增加在交换机插座、主板和边缘连接器中引入了严重的信号完整性问题，导致 SerDes 接口的功耗增加。在未来的以太网交换中，这些信号完整性问题可能会导致 I/O 功耗超过交换机核心的功耗。此外，标准可插拔模块的集成密度受到 QSFP/OSFP 外形尺寸的限制，因此需要尚未广泛使用的高级热管理解决方案。

共封装光学器件 (CPO) 为这些挑战提供了一种有希望的解决方案。与传统的可插拔模型不同，CPO 将光学模块直接集成到交换机 ASIC 基板上，从而减少了电气范围并有效解决了信号完整性问题。这种方法在主要数据中心中获得了关注。然而，优化 CPO 的封装策略仍然是行业持续讨论和发展的话题。

先进半导体封装技术对共封装光学器件 (CPO) 的重要性

数据中心中 CPO 的集成旨在提高 I/O 带宽并降低能耗。光子集成电路 (PIC) 与电子集成电路 (EIC) 和开关 IC 的结合方式会显著影响面积和边缘带宽密度以及封装寄生效应。这些因素直接影响收发器的 I/O 带宽和能效，这意味着不适当的集成会抵消硅光子学的优势。

对于 CPO，光子和电子元件的集成可以通过各种方法实现，每种方法都有独特的优势和挑战。最先进的、仍处于研发阶段的是 3D 单片集成。这将光子元件嵌入到现有的电子工艺节点中，只需进行最少的改动，将有源光子和驱动电子元件共置在同一芯片内。这减少了寄生效应，并通过消除对接口焊盘和凸块的需求简化了封装。然而，单片集成通常使用较旧的 CMOS 节点，导致光子性能不理想且能耗较高。尽管存在这些限制，但它提供了最小的阻抗失配和简化的封装。

相反，2D 集成将 PIC 和 EIC 并排放置在 PCB 上，通过引线键合或倒装芯片连接。这种方法简单且经济高效，但会引入显著的寄生电感，由于单边连接而限制总 I/O。虽然 2D 集成易于封装，但对引线键合的依赖会限制收发器带宽并增加能耗，使其对于高性能应用效率较低。

3D 混合集成通过各种先进的半导体封装技术（包括硅通孔 (TSV)、高密度扇出、Cu-Cu 混合键合和有源光子中介层）将 EIC 置于 PIC 之上，从而提供更先进的解决方案，显著减少寄生效应。在 3D 集成中使用先进的半导体封装技术可以实现密集间距功能，从而提高性能。然而，散热仍然是一个挑战，因为 EIC 产生的热量会影响 PIC，因此需要先进的热管理解决方案。尽管存在这些热挑战，但由于封装寄生效应最小化，3D 混合集成仍可实现更高的性能。

2.5D 集成是一种折衷方案，EIC 和 PIC 都通过 TSV 倒装到无源中介层上。这种方法保持了与 3D 集成类似的可控寄生和密集间距能力，但由于需要中介层走线而增加了复杂性。虽然 2.5D 集成平衡了性能、成本和制造周期，但它比 3D 混合集成会产生更高的寄生。

总之，每种集成方法都存在性能、复杂性和成本之间的权衡，需要根据特定的应用要求和限制进行选择。

共封装光学器件 (CPO) 市场走势

据 IDTechEx 称，到 2035 年，共封装光学器件 (CPO) 市场规模预计将超过 12 亿美元 ，从 2025 年到 2035 年，复合年增长率将达到 28.9%。CPO 网络交换机预计将成为收入来源中的主导，因为每个交换机可能集成多达 16 个 CPO PIC。人工智能系统的光学互连将占市场的约 20%，每个人工智能加速器通常使用一个光学互连 PIC 来满足高级计算应用中对高速数据处理和通信日益增长的需求。

https://www.semiconductor-digest.com/idtechex-discusses-co-packaged-optics-cpo-packaging-technology-trends-and-market-trajectory/

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