TSV，太贵了！

（原标题：TSV，太贵了！）

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编按

TSV技术作为2.5D和3.5D封装的核心，极大地推动了芯片集成度的提升。然而，其高昂的成本和复杂的制造工艺成为制约其广泛应用的重要瓶颈。随着Chiplet时代的到来，对大尺寸、高性能中介层的需求日益增长，TSV的成本问题愈发突出，互联难题困扰着行业的发展进步。

近几年，得益于先进封装技术的迅猛发展使得芯片集成度不断攀升，单个芯片中容纳的晶体管数量大幅增加。而先进封装的快速发展，离不开一项关键技术：中介层。本质上，中介层是一种位于多个芯片或裸片之间的薄型基板，被用作为堆叠芯片的手段，起到互联的作用。TSV interposer（硅通孔中介层）是当下热门使用的互联技术之一。

TSV，“昂贵”的互联技术

TSV中介层是实现2.5D封装的关键。在2.5D封装中，TSV中介层放置在芯片与芯片之间的中间层，作为逻辑芯片和内存芯片等不同芯粒之间的连接桥梁。TSV中介层允许电信号通过芯片之间的垂直通道直接传递，从而避免了传统封装中信号必须绕过整个封装基板的长路径。这样不仅缩短了信号路径，还显著降低了延迟和功耗。

如下图台积电早期的CoWoS-S封装技术就是2.5D的代表，CoWoS-S中的S代表的就是硅中介层。Nvidia的A100 GPU就是采用的这种封装方式。

图源：IEEE Fellow刘汉诚演讲报告

借助TSV的垂直连接方式，封装从2.5D又来到3D，进而发展到3.5D。下图可以很直观的看出这几大封装技术的区别，2.5D是将两个die平铺连接在一起；3D是把一个个die叠起来放，通过TSV将各芯片层直接垂直连接；而3.5D则结合了2.5D和3D封装两者的优势，即支持芯粒（Chiplet）和芯片堆叠的组合。芯粒可以是逻辑处理单元、存储单元或I/O单元，它们以模块化的方式集成在一个封装中，通过更多的TSV中介层互连。3.5D封装可以说是半导体封装技术的一个重要进展。

但是有一个矛盾点开始显现，TSV中介层非常贵。由于中介层是一块硅，因此必须以类似的方式制造，随着行业加速进入芯粒（chiplet）时代，TSV中阶层也要做的越来越大。大尺寸的TSV中介层更贵了。由于复杂的制造工艺、多层封装的集成难度、材料成本高、热管理、低良率以及高技术门槛等多个因素，使得TSV的成本越来越高。TSV尺寸越大或数量越多，良率下降越明显，特别是在大面积的TSV中介层上，良率问题更为突出。

传统芯片受到所谓的光罩尺寸的限制，光罩尺寸是机器内部一次可以“打印”多大一层的基本限制。为了实现芯片尺寸与光罩尺寸相符的产品，台积电一直在开发多光罩尺寸的中介层技术，使这些产品可以做得更大。Nvidia的最新的基于Blackwell架构的GB200芯片包含了2080亿个晶体管，使用TSMC的4N工艺，芯片采用了“双光罩限制（two-reticle limit）”设计，这意味着芯片面积极大，接近光刻设备的最大限制，通过使用两个光罩来覆盖整个芯片。

为了应对TSV中介层的高成本，行业正在积极探索其他替代方案。

干掉TSV，芯片巨头各显神通

11月8日，IEEE Fellow刘汉诚刘汉诚教授在第二届集成芯片和芯粒大会上的观点引发了笔者的关注：TSV中介层的地位正在受到挑战，并逐渐被EMIB、LSI以及有机中介层等新兴技术所取代。他指出，业界有种说法“If you are working in chiplet，and you are not working in bridge，you don’t know what you are doing。”桥在Chiplet中至关重要。而前两种方式都是与桥相关。

英特尔的EMIB

EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥），是英特尔提出的一种创新封装方案。它不使用大的TSV中阶层，而是使用具有多个布线层的非常小的桥接芯片，英特尔称之为桥接器，将之嵌入在封装基板，然后通过C4或C2微凸块（bump）与上方的芯片进行连接。如果需要更多带宽，英特尔可以在两个芯片之间嵌入多个桥接器，或者在使用两个以上芯片的设计中嵌入多个桥接器。

英特尔EMIB封装技术结构（图源：英特尔）

相比TSV中介层，EMIB不需要复杂的硅通孔，因此避免了TSV带来的热管理和制造难度。此外，该桥接器的成本远低于大型TSV中介层。

英特尔第一代EMIB

但是这种连接方式非常复杂，这是因为，在EMIB技术中，不同的芯片可能需要通过不同尺寸和形状的凸块进行连接。例如，C4凸块（通常较大）和C2凸块（通常较小）可能分别用于不同的信号、电源传输需求，或是为了适应芯片的不同尺寸和特性。由于在同一晶圆上的每个芯片都要使用两种不同类型的焊点，这就增加了制造工艺的复杂性。每一个芯片在封装过程中都必须精确对准并匹配不同类型的焊点，这对工艺精度和制造流程提出了更高要求。

不过，目前英特尔的EMIB封装技术已经在其GPU Max系列（代号为 Ponte Vecchio）、第四代英特尔Xeon和Xeon 6处理器以及英特尔Stratix 10 FPGA、Agilex FPGA等处理器中得到验证。而且Ansys正在与 Intel Foundry就该封装技术进行签核验证。

英特尔还想将EMIB技术带入3.5D封装，继续引领先进封装。

台积电的LSI

与英特尔的EMIB类似，台积电提出了另一种先进的硅桥互连技术LSI（Localized Silicon Interconnects），LSI的设计目标也是替代传统的TSV中介层（TSV-Interposer），从而减少制造成本并提高封装良率。这一技术在台积电的CoWoS和InFO平台中都有应用。

2022年，苹果发布了M1 Ultra芯片。其所用的是苹果自创的UltraFusion封装技术，它通过硅桥（Si Bridge）横向连接，将两个M1 Max芯片的芯粒（die）互连在一起。使用的是台积电的InFO_LSI封装技术，这也是第一款使用台积电硅桥技术的批量产品。

在CoWoS-S之后，台积电推出了一款新的芯片后产品——CoWoS-L。与 InFO 产品中添加的嵌入式LSI，CoWoS组件中也添加了类似的配置。TSV硅中介层被重新构建的中介层（RI）取代，RI由嵌入扇出电磁兼容层（EMC）和重布线层（RDLs）中的硅桥（Si Bridge，也称局部硅互连，Local Silicon Interconnect, LSI）组成。

台积电CoWos-L封装（图源：台积电）

除此之外，台积电和SK海力士也在合力将HBM4直接堆叠在SoC上面，而不是平铺在SoC旁边。这种堆叠结构通过缩短信号传输路径，减少了TSV中介层的尺寸。而英伟达和SK海力士，以及三星则通过探索使用混合键合技术来直接替代掉TSV。

IBM的DBHi

IBM他们也做硅桥，他们的方法是DBHi（Direct Bonded Heterogeneous Integration）。IBM的做法与英特尔的很像，但是他们的chiplet只有一种bump—C4 bump。IBM在去年的ECTC上所发表的论文称，他们的bridge不是要嵌入到基板当中，而是要用表面桥接的方法，使用Cu柱直接键合到处理器芯片上和处理器芯片之间，从而实现芯片之间的高带宽、低延迟、低功耗通信。

DBHi技术的优势主要有：1）硅桥上的 BEOL 级细间距互连可实现高带宽互连；2）匹配芯片和桥接器的 CTE，实现细间距互连接头（间距约 30 μm）；3）低 BoM 成本（使用标准间距基板，但不需要大型硅中介层、细间距 RDL、细间距或桥式嵌入式基板）；4）可靠性好。

硅桥结构的横截面图像（图源：IBM）

直接键合异质集成 (DBHi) 硅桥封装的图示

（图源：IBM）

有机中阶层（Organic-interposer）

目前，中介层大多是硅材料，也就是常说的硅中介层。硅中介层因其高输入/输出 (I/O) 密度和成熟的制造工艺而广为使用，但出于成本考虑，预计未来采用有机中介层的半导体封装将有所增长。硅中介层也存在某些缺点，例如与TSV和热管理相关的可靠性挑战。

因此，业界预测，在未来几年，硅中介层可能会被有机中介层取代。有机中介层因其完善的供应链和湿法蚀刻等传统减材制造工艺而以其成本效益而闻名。它们比硅和玻璃中介层更灵活，适合某些应用，如逻辑内存集成、大型 CPU、GPU 和特定类型的 ASIC。然而，有机中介层的 I/O 密度较低，并且由于其灵活性而面临机械限制。尽管存在这些挑战，但它们已在高性能RF应用中得到验证，并且研究仍在继续探索它们在下一代高性能应用中的潜力。

台积电的CoWoS-R封装技术用有机中介层取代了CoWoS-S的硅中介层。有机中介层具有细间距RDL，可在HBM和芯片之间甚至芯片和基板之间提供高速连接。与CoWoS-S相比，CoWoS-R提供了卓越的可靠性和良率，因为有机中介层本身具有柔韧性，可充当应力缓冲器，并减轻由于基板和中介层之间的热膨胀系数不匹配而引起的可靠性问题。

CoWoS-R封装

一般的有机中介层结构刚性较差，难以单独处理。这意味着它们需要固定在载体或类似物上进行电气检查，而无法在这种状态下确认正面和背面的导通性是一个挑战。日本材料厂商TOPPAN正在开发无芯有机中介层。据悉，该样品将于2027财年开始提供，并计划于2028财年开始量产。

TOPPAN表示，借助这种新型无芯有机中介层，TOPPAN使用了一种热膨胀系数 (CTE) 较低的材料来加固再分布层 (RDL) 的两侧。简单的无芯结构在支持细间距互连和低 CTE 的同时，还增加了刚性。这意味着有机中介层本身可以独立于载体，从而提供世界上第一个可以进行独立电气检查保证的有机中介层。可靠性得到增强，从而有助于显著减少因中介层缺陷导致的芯片处置损失。

无芯有机中介层剖面结构示意图

玻璃基板

值得一提的是，玻璃基板也是一种很有前途的硅替代品，因为它们具有以较低成本实现更高互连密度的潜力。它们在需要超高 I/O 间距密度的应用中具有优势，例如高带宽内存 (HBM)、高性能计算和基于光电子的计算。玻璃中介层以面板形式生产时具有成本效益，可以实现高产量。然而，它们面临着制造方面的挑战，例如表面缺陷、与硅相比较低的热导率以及玻璃通孔 (TGV) 的有效直径限制。研究重点是改进蚀刻技术、利用聚合物和金属化，以及开发基于面板的方法以实现具有成本效益的生产。

英特尔、台积电、三星等代工厂都在大力投资玻璃基板技术。英特尔去年9月份，宣布推出业界首款用于下一代先进封装的玻璃基板，计划在2026至2030年量产。英特尔称，到2030年之前，半导体产业很可能会达到使用有机材料在矽封装上延展电晶体数量的极限，有机材料不仅更耗电，并且有着膨胀与翘曲等限制。

英特尔工程师拿着测试玻璃基板（来源：intel）

与现今的有机基板相比，玻璃独特的超低平坦度、更佳的热稳定性和机械稳定性可以提高基板的互连密度。玻璃基板可以承受更高的温度，图案变形（pattern distortion）降低50%，超低平坦度可加大微影制程的焦距深度，并且具有极其紧密的层间互连覆盖所需的尺寸稳定性。由于这些独特的特性，玻璃基板上的互连密度可以提高10倍。此外，玻璃的机械特性更高，可以实现高组装良率的超大型封装。

集成芯片已成为当今大算力芯片的主流路径，Chiplet时代的到来，对芯片互连技术提出了更高的要求。在第二届集成芯片和芯粒大会上，复旦大学刘琦教授，清华大学尹首一教授、香港科技大学谢源教授，中国科学院计算技术研究所孙凝晖院士，北京大学蔡一茂教授，兆易创新胡洪等专家和学者就大芯片的挑战与机遇发表了各自的看法，他们一致认为：

“集成芯片技术需要解决制造、体系结构、应用等一系列的问题才能更好的走向通用。大算力芯片不仅仅是算，对存储互联架构要求也很高，集成芯片技术对算力，存力和运力都会有新的要求。要关注先进工艺，研究逻辑器件的3D集成技术。要从实际应用角度考虑，功耗会限制算力发挥。需要设法从架构，低功耗电路，系统调度方面进行设计，使得发挥出的算力更大。从集群规模发展角度来看，做规模超大集群十分困难。因此需要在能源限制下，提高能源利用效率，提高互联数据利用效率。”

TSV作为一种成熟的互连技术，为Chiplet的发展奠定了基础。然而，随着Chiplet规模的不断扩大，TSV的高成本问题日益凸显。EMIB、LSI、有机材料以及玻璃基板等这些新兴技术的涌现，标志着芯片互连技术正朝着更加多元化、定制化的方向发展。未来，如何平衡成本、性能和良率，将是中介层技术发展所面临的重要挑战。

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