博通正在设计6000 平方毫米的芯片，12个HBM_财经频道

（原标题：博通正在设计6000 平方毫米的芯片，12个HBM）

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本周早些时候，我们报道了 Marvell 在 AWS 上赢得多年多产品合同的重大胜利。博通也不甘示弱，宣布其新的 3.5D XDSiP 技术将用于计划于 2026 年投产的下一代 XPU。有趣的是，博通表示，它是第一个使用 Face-to-Face 3.5D 堆叠的公司。人工智能正在推动芯片变得更大，因此需要共同封装更多组件。因此，封装在未来将是一件大事。

以下是该公告的概述幻灯片。值得大家兴奋的是，该公司正在考虑在此设计中集成超过 6000 平方毫米的硅片和 12 个 HBM。

我们知道的是，XPU 变得越来越复杂。

采用联合封装的部分原因是逻辑芯片（尤其是 SRAM）的扩展速度正在放缓。因此，联合封装多个硅片可以让每个部分使用最佳工艺节点。它还可以制造更大的芯片。

作为 3.5D XDSiP 封装的一部分，博通设想将计算核心从逻辑块中移出。相反，这些计算核心可以构建在领先的工艺节点上。其余逻辑、HBM 链路、PCIe 和 100GbE/200GbE 芯片等芯片间互连以及高速 SerDes 可以位于不同的逻辑芯片上，尽管该芯片不在领先的工艺节点上。

这里的部分想法是，只对影响最大的计算核心使用领先的工艺是一种更具成本效益的芯片设计方法。博通还表示，它可以减少翘曲，这是现代多块处理器面临的一大挑战，因为不同的块和节点以不同的速率加热和膨胀。

其中一个重大创新是，博通正在使用 Face-to-Face 3.5D。这使得芯片可以直接拥有 HCB 连接点，而无需穿过硅通孔或 TSV。因此，芯片设计人员可以获得更高密度的 Tile-to-Tile 连接，从而提高吞吐量和设计灵活性。

博通还表示，它为使用该技术的客户提供了多种不同的设计。以下是其中的六种，其中四种除了芯片优势外，还提供了统计数据。

这仍然是一项未来技术，但其生产时间是在 2026 年，距离实现不到 2 年。

封装更大的芯片是显著提高系统效率的一种方法。对于 AI 集群，将芯片/封装移出另一个芯片有助于扩展给定问题的内存池，并为作业添加更多计算资源。以这种方式扩展的挑战在于，驱动封装外信号需要更多的功率，同时增加光学、DAC 和有时重定时器的成本。制造更大的芯片封装意味着资源聚合具有更少的封装外链接来达到给定的性能水平。它是在功率受限的环境中扩展大规模 AI 构建的关键构建块。

现在我们只想和 CPO 一起看看这些！

博通推出业界首个用于 AI XPU 的 3.5D F2F 技术

被统统今天宣布推出其 3.5D eXtreme Dimension 系统级封装 (XDSiP) 平台技术，使消费级 AI 客户能够开发下一代定制加速器 (XPU)。3.5D XDSiP 在一个封装设备中集成了超过 6000 平方毫米的硅片和多达 12 个高带宽内存 (HBM) 堆栈，可实现大规模 AI 的高效、低功耗计算。博通通过开发和推出业界首款 Face-to-Face (F2F) 3.5D XPU 实现了一个重要里程碑。

训练生成式 AI 模型所需的巨大计算能力依赖于 100,000 个甚至 100 万个 XPU 的大规模集群。这些 XPU 需要越来越复杂的计算、内存和 I/O 功能集成，以实现必要的性能，同时最大限度地降低功耗和成本。摩尔定律和工艺扩展等传统方法难以满足这些需求。因此，先进的系统级封装 (SiP) 集成对于下一代 XPU 至关重要。在过去十年中，2.5D 集成（涉及在中介层上集成多个芯片（面积高达 2500 平方毫米的硅片）和 HBM 模块（高达 8 个 HBM）已被证明对 XPU 开发很有价值。然而，随着新的和越来越复杂的 LLM 的推出，它们的训练需要 3D 硅片堆叠，以实现更好的尺寸、功率和成本。因此，将 3D 硅堆叠与 2.5D 封装相结合的 3.5D 集成有望成为未来十年下一代 XPU 的首选技术。

与正面对背 (F2B) 方法相比，Broadcom 的 3.5D XDSiP 平台在互连密度和功率效率方面取得了显著的改进。这种创新的 F2F 堆叠直接连接顶部和底部芯片的顶部金属层，从而提供密集可靠的连接，同时将电气干扰降至最低，并具有出色的机械强度。Broadcom 的 3.5D 平台包括 IP 和专有设计流程，可高效地对电源、时钟和信号互连的 3D 芯片堆叠进行正确的构造。

Broadcom 3.5D XDSiP 的主要优势

增强的互连密度：与 F2B 技术相比，堆叠芯片之间的信号密度提高了 7 倍。
卓越的功率效率：通过使用 3D HCB 代替平面晶粒到晶粒 PHY，将晶粒到晶粒接口的功耗降低 10 倍。
降低延迟：最大限度地减少 3D 堆栈内计算、内存和 I/O 组件之间的延迟。
紧凑的尺寸：可实现更小的中介层和封装尺寸，从而节省成本并改善封装翘曲。

Broadcom 领先的 F2F 3.5D XPU 集成了四个计算芯片、一个 I/O 芯片和六个 HBM 模块，充分利用了台积电的尖端工艺节点和 2.5D CoWoS 封装技术。Broadcom 专有的设计流程和自动化方法建立在行业标准工具之上，尽管芯片极其复杂，但仍能确保一次成功。3.5D XDSiP 已在关键 IP 模块中展示了完整的功能和出色的性能，包括高速 SerDes、HBM 内存接口和芯片间互连。这一成就凸显了 Broadcom 在设计和测试复杂 3.5D 集成电路方面的专业知识。

“随着我们达到摩尔定律的极限，先进封装对于下一代 XPU 集群至关重要。通过与客户密切合作，我们基于台积电和 EDA 合作伙伴的技术和工具创建了一个 3.5D XDSiP 平台，”弗兰克·奥斯托伊奇博通 ASIC 产品部高级副总裁兼总经理。“通过垂直堆叠芯片组件，博通的 3.5D 平台使芯片设计人员能够为每个组件搭配合适的制造工艺，同时缩小中介层和封装尺寸，从而显著提高性能、效率和成本。”

台积电和博通在过去几年中密切合作，将台积电最先进的逻辑工艺和 3D 芯片堆叠技术与博通的设计专业知识结合在一起。张凯文，高级副总裁业务发展和全球销售台湾半导体制造公司副联席首席运营官。“我们期待将该平台产品化，以释放 AI 创新并实现未来增长。”

富士通和博通已合作十余年，已成功将多代高性能计算 ASIC 推向市场。新城直树，高级副总裁兼主管先进技术开发，富士通。“博通最新的 3.5D 平台使富士通下一代基于 2 纳米 Arm 的处理器 FUJITSU-MONAKA 能够实现高性能、低功耗和更低成本。”

目前，博通有超过五款 3.5D 产品正在开发中，大多数消费级 AI 客户都已采用 3.5D XDSiP 平台技术。

https://www.servethehome.com/broadcom-3-5d-xdsip-with-face-to-face-3-5d-for-2026-xpus-and-beyond/

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