NoC，创新方法

（原标题：NoC，创新方法）

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在快速发展的云计算领域，在物理和功率限制内最大限度地利用计算资源已成为重中之重。云提供商寻求通过设计强大的多核处理器来优化数据中心效率，通常每个芯片有超过 100 个 CPU 内核，以同时为众多用户提供服务。这种高密度设计允许共享硬件资源，包括网络、内存和存储，使每个 CPU 成为可租用处理能力的单位。

然而，追求规模和效率带来了巨大的瓶颈：尽管随着半导体制造技术的进步，CPU 和内存组件不断缩小，但负责在 CPU 和内存之间路由数据的片上网络 (NoC)仍然很大，因为其长距离金属互连的规模限制。随着互连缩小，金属线的电阻显著增加，导致在传播长距离信号时功耗增加，性能下降，因为需要额外的信号中继器。此外，用于路由的金属互连需要保持一定的宽度和间距，以确保可靠的信号传输并避免串扰等问题。

图 1. 2D 参考系统（左上）和图块（右上），其中 NoC 通道路由和逻辑位于单个 FEOL 和 BEOL 堆栈内。技术堆栈横截面显示了 A10 逻辑前端中的 NoC 通道和交叉点 (XP)。NoC 最多可占据芯片面积的 10%，随着技术规模的扩大，由于金属互连的电阻和功率需求不断增加，这种占用空间变得越来越难以管理。

以前减少 NoC 面积的方法遇到了一些挑战。无路由器设计和优化的路由器架构等技术虽然可以有效地最小化面积，但通常需要针对特定工作负载进行优化才能保持可扩展性。这种方法可以提高目标工作负载的性能，但限制了云计算等通用系统的适应性，因为在云计算中，专业化不太实用。简化的拓扑（例如 2D 网格）因其常规结构而被广泛使用，但扩展核心数量必然会增加最坏情况下的通信延迟。吞吐量增强（例如加宽通道或添加链接）可以缓解这种情况，但通常会增加 NoC 资源需求，从而破坏面积和成本降低的目标。因此，NoC 仍然是面积和成本的瓶颈，限制了芯片尺寸和效率的进一步减小。

在他们最新的 IEDM 论文中，imec 研究人员采用了系统技术协同优化方法，提出了两种扩展 NoC 架构的创新方法：专用 NoC 布线芯片和集成到 BSPDN 中的背面 NoC 信号布线。随着芯片架构变得越来越复杂，这两种策略都满足了对高带宽、高效且经济高效的 NoC 设计日益增长的需求。本文深入探讨了这些方法的技术权衡和成本影响，特别关注背面 NoC 布线作为一种有前途的解决方案。

3D堆叠作为NoC扩展助推器

作为第一个扩展解决方案，研究人员将 NoC 通道路由分解为与高密度逻辑 A10 层分离的专用芯片。为此，他们使用了晶圆对晶圆面对面混合键合，这使 NoC 互连能够以亚微米间距和低每比特能耗实现高芯片到芯片带宽。通过将 NoC 路由移动到辅助芯片，设计人员可以为 NoC 通道使用不太先进的节点（在本例中为 N22）。这种方法不仅有助于降低制造成本，而且还为后端 (BEOL) 层提供了定制选项，允许使用更少的金属层（2Mx3My 而不是 3Mx6My）、优化层厚度和简化路由，所有这些都进一步降低了 NoC 的成本，而不会影响性能。虽然 NoC 通道被移动到单独的芯片，但负责在处理元件之间做出实时路由决策的 NoC 交叉点或 NoC 路由器仍保留在主逻辑芯片上，以确保低延迟连接。

尽管有诸多好处，但 3D 堆叠 NoC 方法也存在一些弊端。由于专用 NoC 芯片上各个通道的功率需求增加，额外的芯片使功率分配变得复杂。此外，物理设计实验表明，与传统的 2D NoC 相比，传输延迟和每比特能量分别增加了 8% 和 15%。

图 2. 2D 参考系统（左）和 3D 堆叠设计中的图块（右），显示 NoC 通道路由分离到与 A10 逻辑芯片粘合的专用路由芯片中。横截面显示了旧技术中单独芯片中的通道，而交叉点位于 A10 逻辑中。在这种方法中，NoC 路由完全卸载到专用芯片，从而释放了主逻辑芯片上的布局和路由资源。

NoC 路由通道的后端集成

作为替代解决方案，imec 研究人员探索了一种不同的分解方案，该方案调整了晶圆背面的后端工艺，将 NoC 通道路由与现有的背面供电网络 (BSPDN) 共同集成，以包括。A10 技术中的 BSPDN 使用针对供电优化的金属层，与正面的逻辑互连层相比，其导线更粗、间距更宽。金属堆栈的宽松间距和低电阻均支持 NoC 在高时钟速度下对长距离高效信号路由的要求。

然而，在 BSPDN 中集成 NoC 通道面临多重挑战，需要进行创新的设计调整。首先，研究人员在背面金属层上采用了不同的布线惯例，主要是为了减少 NoC 布线所需的额外金属层所占面积和成本。在传统的布线架构中，水平和垂直连接被分离到不同的层上，每层只用于一个方向的布线。相反，imec 提出了一种在 BSPDN 层内的双向布线方案，允许在同一层上同时存在水平和垂直 NoC 通道。这种方法减少了 NoC 布线所需的背面金属层总数，从而减少了背面互连所占面积和成本。

其次，由于 BSPDN 目前缺少背面的有源设备，因此必须在逻辑层正面放置NoC 中继器，以便它们与背面布线的 NoC 通道进行交互。中继器以“岛”的形式放置在前端，具有优化的间隔和占用空间，以便在数据沿 NoC 传输时保持信号强度，从而减少延迟并确保稳定的数据传输。虽然这种方法可能会增加来回布线信号的复杂性，但它可以确保中继器保持高性能而不会破坏背面的电网，同时还可以在这些缓冲岛之间释放正面的大量逻辑放置区域。

第三，当 NoC 通道集成到 BSPDN 中时，它们与配电元件共享空间和布线资源。这种增加的复杂性会增加IR（电流 × 电阻、电压）压降并降低提供给电路的有效电压，从而影响性能、稳定性和效率。为了解决这个问题，定期实施额外的“电源辅助”路线，以提供额外的电力输送路径，从而降低网络中的电阻并最大限度地减少电压降。即使配电要求变得更加复杂，该解决方案也能确保性能保持稳定。

图 3. 2D 参考系统（左）和背面集成方法的图块（右），显示集成到 BSPDN 背面金属层中的 NoC 通道路由。横截面突出显示了与位于逻辑芯片前端的供电网络和中继器共享路由资源的 NoC 通道。在此配置中，NoC 缓冲岛占据了整个芯片面积的 1-2%，并增加了两个专用于 NoC 通道的背面金属层。这种对背面路由资源的有效利用支持可扩展性，同时保持了紧凑的逻辑芯片占用空间。

NoC 背面集成提供经济高效的扩展解决方案

评估专用芯片和背面集成选项以实现 NoC 扩展不仅需要权衡它们的技术优劣，还需要考虑成本效益。比较每种方法的成本对于确定哪种解决方案在需求增长时能够提供性能、可扩展性和制造效率的最佳平衡至关重要。研究人员进行的成本分析表明，虽然与传统的 2D 情况相比，这两种方法都具有成本效益，但事实证明，背面集成方法是更具成本效益的解决方案。

专用芯片方法本质上更昂贵，因为它需要为 NoC 通道布线创建单独的晶圆，并将该单独的晶圆粘合到主处理器芯片上——由于需要结构和电气连接，这一过程在 3D 设计中更为复杂。相比之下，背面集成将 NoC 通道布线与现有的背面供电网络 (BSPDN) 共同集成，先进的 CMOS 代工厂已经采用后者作为其纳米片节点的关键微缩助推器。通过为 NoC 布线添加两到三个专用背面金属层，可以优化正面面积使用并最大限度地减少布线所需的占用空间，从而进一步降低系统成本。

随着 NoC 通道宽度的增加以满足持续的扩展需求，其布局效率使背面集成特别有利。随着每个插槽的内核数量的增加，尤其是在云服务器 CPU 等应用中，维持带宽并有效地将数据路由到其他内核变得越来越具有挑战性。背面集成提供了更宽的 NoC 通道所需的路由资源，减少了拥塞，并实现了更好的数据吞吐量，同时减少了正面硅片面积的增加和成本。

图 4. 不同 NoC 集成方案的估计晶圆成本比，以 2D 基线为标准。与 3D 堆叠 NoC 通道芯片方法相比，将 NoC 通道卸载到背面金属层可降低晶圆成本。对于小核心，NoC 占据了芯片的很大一部分，使得分解技术的成本效益更加明显。对于大核心，NoC 占据了芯片的较小部分，使得分解技术的成本效益不那么明显。但是，随着 NoC 通道宽度的增加，背面集成的成本优势变得更加明显。

NoC扩展的未来前景

半导体设计中 NoC 通道的背面集成为提高路由效率和可扩展性提供了强大的解决方案。它突出了STCO 原则的优势，该原则有助于有效集成 BSPDN、背面金属层和逻辑组件。这使得整体设计更加高效，尤其有利于云服务器 CPU 等高性能应用，因为在这些应用中，保持高带宽、高效路由和功率可扩展性至关重要。

虽然背面 NoC 集成非常适用于云服务器 CPU，但它与其他应用（如移动设备和 GPU）的相关性仍在探索中。背面 NoC 集成的广泛采用取决于电子设计自动化 (EDA) 工具的发展。目前，实现背面 NoC 通道需要专业的流程干预，但随着 EDA 工具的进步，它们可能会简化设计流程，使这种方法更易于访问和标准化，适用于各种应用。

https://www.semiconductor-digest.com/tackling-network-on-chip-noc-scaling-challenges-with-a-system-technology-co-optimization-approach/

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