芯片散热陷阱，何解？

（原标题：芯片散热陷阱，何解？）

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来 源 ： 内容编译自semiengineering，谢谢。

用于绝缘不同元件的薄膜在先进芯片中造成了散热问题。

人工智能的普及正迫使半导体制造业面对一个令人不安的现实。薄膜对于隔离信号、绝缘不同元件和金属层至关重要，但随着人工智能数据中心芯片物理尺寸的不断缩小，薄膜却逐渐成为散热陷阱。这反过来又限制了芯片的数据处理速度，并增加了冷却所需的功耗。

人工智能服务器芯片中的逻辑电路通常以数千瓦的功率运行，它们产生的热量必须穿过错综复杂的介电层、金属屏障和界面，才能到达散热器或其他主动冷却装置。这些薄膜中的许多在设计之初并未考虑导热性能。

历史上，薄膜介电材料主要被视为电学元件。低介电常数（Low-k）和超低介电常数（Ultralow-k）材料经过优化以最大限度地降低电容。高介电常数（High-k）叠层结构则针对静电性能进行设计。硬掩模、刻蚀停止层和扩散阻挡层的选择主要考虑工艺兼容性。热性能的重要性仅限于材料能否承受高温工艺步骤。

这已经远远不够了。在先进逻辑和多芯片集成所需的密度下，热量会在互连层和晶体管结构中不均匀地扩散，产生局部温度尖峰，直接影响电阻、漏电、时序延迟和可靠性。

“我们仍在不断缩小晶体管尺寸，但如今真正的挑战在于系统尺寸的缩小，”imec 逻辑技术副总裁 Julien Ryckaert 表示。“要想让系统发挥最佳性能，就需要更好的材料、更好的互连技术和更好的集成。”

随着逻辑电路和存储器向垂直堆叠结构发展，每个新的键合界面或绝缘层都可能成为散热瓶颈。大多数电介质本身导电性差，这加剧了散热难题，因为这些电介质的设计初衷是为了阻挡电流，而不是传输声子。

介电材料作为隔热材料

降低介电常数的原子结构同样会阻碍热传递。曾经因能降低金属线间电容而备受青睐的多孔低介电常数SiCOH薄膜，其热导率通常为0.1至0.5 W/m·K，比高密度后端工艺（BEOL）堆叠中高效散热所需的热导率低一个数量级以上。超低介电常数材料的性能更差，因为降低介电常数的空气或空隙几乎完全阻断了热传导。

在现代人工智能芯片中，这些薄膜位于承载电流远高于前几代芯片的铜线旁边。随着互连线宽缩小到20纳米以下，电流密度不断增加，即使是微小的缺陷，例如孔隙、空隙、接缝或薄弱的界面，都可能成为热陷阱。

这个问题不仅限于后端工艺（BEOL）。高介电常数栅极介质、间隔氧化层和功函数金属堆叠层都会在沟道区域周围形成局部热梯度。例如，堆叠纳米片晶体管的热流表现出强烈的各向异性，垂直方向的热阻通常远大于横向热阻。

其结果是内部热瓶颈：沟道和互连线中产生的热量无法通过其上方和周围的介质迷宫快速散发。这些温度梯度会改变迁移率，改变阈值电压，并加速诸如时变介质击穿（TDDB）和电迁移等损耗机制。

界面和热边界电阻

即使体介质性能良好，界面仍然是整体热阻的主要影响因素。每种材料间的过渡——金属到介质、介质到介质、衬垫到铜——都会在传递热量的原子振动中引入不连续性。这种不匹配，即热边界电阻 (TBR)，如今已成为先进逻辑电路热阻抗的主要来源之一。

在10纳米以下的工艺尺寸下，扩散阻挡层和衬垫层仅有几纳米厚，但它们会产生可测量的热阻效应。钽基衬垫层、氮化钛阻挡层和钴帽层有助于抑制扩散和电迁移，但它们会阻碍其保护的铜线的散热。

在高纵横比沟槽中，侧壁与金属的界面面积显著增大，因此任何局部粘合缺陷或微孔都会成为热量的陷阱。覆盖率或界面粘合的微小变化都可能导致局部温度分布发生数度的偏移。

原子层沉积（ALD）因其能够制备均匀、保形的薄膜，已成为最大限度减少这些影响的重要工具。然而，即使精度达到埃级，界面化学和前驱体动力学仍然是关键变量。

ASM公司高级技术主管安加达·萨奇德表示：“从设备角度来看，我们需要将工艺控制到原子级精度。晶体管的某些特征需要在整个晶圆上沉积一到两个原子。”

这种精度并不能完全消除热风险。成核或等离子体暴露的微小偏差都可能改变界面结合。即使是单层非理想化学性质也能显著提高局部热阻，从而导致热点位置的偏移。

萨奇德说：“还有一些其他特征，你需要能够沉积大约10个原子，但必须精确控制。原子数的变化必须接近于零。”

当薄膜成为瓶颈时，随着薄膜厚度接近分子尺度，本体行为和界面行为之间的界限开始模糊。热阻越来越受局部键合、孔隙率和污染的影响，而非材料本身的类型。

“随着材料变得越来越复杂，高温稳定性变得越来越重要，”布鲁尔科学公司的高级技术专家道格拉斯·格雷罗说。

这种复杂性不仅源于化学反应，也源于集成本身。每增加一层新的叠层，都会增加新的应力、界面和热失配。加工过程中以及器件运行过程中反复的加热和冷却循环，会导致低密度介电材料出现微裂纹、空隙增大或分层。

这些缺陷一旦形成，就会改变热量在叠层结构中的传递方式。最初可能只是微小的粘合缺陷或残留层，随着时间的推移，可能会发展成明显的过热点。

建模与多物理场交互：电学、力学和热学领域已融合为一个单一的建模问题。在纳米尺度上，每个结构都表现为一个耦合系统，其中热量、应力和电流密度持续相互作用。以往应力建模、热提取和电学仿真之间的分离不再适用。

Synopsys公司的研究员Victor Moroz表示：“如今，仅仅依靠电气建模已经远远不够了。机械应力会影响电气性能，而热行为又会影响这两者都。”

这种耦合作用对器件性能和良率影响显著。热会引起机械形变，形变会改变载流子迁移率和阈值电压，而这两种效应都会加速诸如电迁移和偏置温度不稳定性等退化机制。

“热梯度会在现代器件中产生复杂的应力模式，”莫罗兹说。“这些应力会影响载流子迁移率、泄漏，甚至长期可靠性。你不能再把这些问题视为彼此独立的问题了。”

每一种新材料和工艺步骤都会引入新的变量。退火、等离子体处理和薄膜致密化会改变晶粒结构和界面粘附力，从而改变局部电导率和应力分布。在纳米片晶体管中，这些效应会产生各向异性热流，声子会横向散射穿过栅极-间隔层界面，而不是垂直散射到衬底中。由此产生的非均匀温度场会在器件工作过程中动态地改变器件参数。

在三维架构中，热机械反馈会变得更加强烈。硅、铜和聚合物粘合剂之间微小的热膨胀系数差异都可能导致过孔弯曲、形成纳米级空隙，并在电源循环过程中改变接触几何形状。每次热循环都会累积应力，导致电阻变化在互连网络中传播。

因此，多物理场建模已成为最终验收的先决条件。只有当热学、力学和电学求解器共享同一材料堆叠物理模型时，才能预测可靠性。如果无法实现这种一致性，器件仿真结果将与实际硅器件的性能产生偏差。

3D堆叠和系统级散热路径：垂直集成放大了每一个散热限制。堆叠中的每个芯片都会散发自身的热量，但它们之间氧化物、聚合物和粘合剂的热阻决定了热量散发的效率。

混合键合、重分布层和钝化膜引入了数十个额外的边界，每个边界都会产生各自的热边界电阻。底部填充物和封装材料虽然针对机械柔顺性进行了优化，但导热性能较差，并且会将热量横向引导至低介电常数材料，而不是垂直地导向散热器。

更薄的硅片会加剧机械应力。当用于硅通孔的晶圆厚度减至几十微米时，热循环会导致芯片弯曲和对准偏移，从而使脆弱的互连线承受更大的压力。最终结果是，每一个结构选择——介质层厚度、键合化学、衬垫成分——都变成了热设计决策。

三维堆叠结构的有效导热性如今更多地取决于界面洁净度和密度，而非各材料本身的固有特性。曾经被视为被动绝缘体的介电材料，如今已成为热管理中的积极参与者。事实上，它们的粘附性、孔隙率和键合特性决定了系统的内部温度分布。

检测隐藏的热瓶颈

大多数检测方法仍然通过电学透镜来观察介电材料，而忽略了它们的热行为。密度或界面粘附力的变化很少会显著改变电容或电阻，以至于无法被检测到，但它们却会扭曲局部温度场，并导致早期可靠性失效。

“即使是肉眼无法察觉的电气缺陷，也可能导致严重的散热问题，” Microtronic公司应用总监埃罗尔·阿克默表示。“普通检测手段无法发现的空隙或接缝可能会形成热点，从而影响性能和长期可靠性。”

在细间距互连和TSV衬垫中，即使是轻微的贴合偏差也会产生微孔，这些微孔会积聚热量。随着时间的推移，即使电气连续性保持完好，这些热点也会加速电迁移和分层。

如今，热不均匀性不再主要依靠计量技术检测，而是更多地通过数据关联来发现。良率和可靠性分析能够揭示工艺工具无法察觉的温度相关特征。

将这些特征与沉积条件、腔室历史或前驱体变化联系起来，可以提供必要的反馈，从而从源头上防止热陷阱的产生。在先进制造领域，工艺、数据和物理的闭环已成为管理器件内部热量的唯一可行方法。

热边界电阻和可靠性

在纳米尺度上，每个界面都会增加热流阻力。即使介电层或阻挡层只有几个纳米厚，其热边界电阻也会主导周围结构的温度分布。这些边界就像声子滤波器一样，散射振动而不是传递振动。随着器件功率密度的增加，这种散射会直接转化为自发热。

在人工智能加速器的精细几何结构中，这一点体现得尤为明显，因为其中数千层薄膜相互作用。每增加一层新的金属盖、扩散阻挡层或介电涂层，都会引入另一个潜在的热流阻碍。降低这种边界电阻需要原子级洁净的界面、优化的成核过程以及精确控制的沉积化学——这些条件不仅取决于材料的选择，也取决于设备的稳定性，因为腔室漂移和前驱体纯度会直接影响界面均匀性。

当这些界面失效时，其后果并非线性。局部温度升高会提高扩散速率和电迁移敏感性，进而进一步增加电阻。即使在平均而言热稳定性良好的器件中，这些反馈回路也会导致失控发热。

“材料必须更薄，”布鲁尔科学公司的格雷罗说。“但是，当你把材料变薄时，你就会失去它原有的整体性能。”

失去本体性能意味着导电性、机械强度和膨胀系数等性质都将主要受界面效应的影响。薄膜越薄，界面对性能的影响就越大，结构对污染或等离子体诱导改性的敏感性也越高。

洁净度的隐性成本

介质堆叠层内的污染仍然是导致热变异性最被低估的因素之一。蚀刻或剥离步骤产生的残留物、腔室壁的再沉积，甚至垫片的脱气都会改变薄膜密度和键合。这些通常是痕量级的影响，几乎不会在电学参数中体现出来，但它们确实会对热传输产生可测量的影响。

即使是单层吸附污染物也会增加局部热阻，尤其是在高孔隙率或低密度的薄膜中。当与不均匀成核或部分等离子体暴露相结合时，这些差异会在纳米尺度上形成热点，从而加速机械疲劳和分层。

热疲劳已成为人工智能级硅芯片可靠性的主要限制因素。如今的功率密度已经超过了聚合物和有机硅酸盐芯片最初被认定的阈值。在运行过程中，从接近空闲状态到满功率状态的反复热循环会导致芯片堆叠层以不同的速率膨胀和收缩，从而削弱界面处的粘合力并产生微裂纹。

“你需要能够经受住热循环而不释放气体、不分解、也不会在其上下薄膜中引入缺陷的材料，”格雷罗说。“如果薄膜在各步骤之间没有完全清洁，就会产生局部应力，每次器件加热和冷却时都会累积。这就是我们看到的长期失效的根源。”

当粘附力减弱时，被困的气体或水分会在通电下膨胀，进一步抬升界面。最初可能只是亚微米级的空隙，但会逐渐发展成性能下降的缺陷。由于这些影响是机械性的而非电学性的，因此往往难以通过在线检测发现。

堆叠式架构中的热建模

精确的热建模必须远远超出结温范围。先进器件的总热阻是体材料热导率和数十个热阻系数 (TBR) 的综合体现，其中许多热阻系数会随着器件运行而动态变化。

传统的稳态模型低估了这种复杂性。在人工智能加速器和高性能逻辑电路中，功率会在微秒内发生数量级的波动。这些快速瞬变会导致局部升温，其速度远超热量在低介电常数材料中的扩散速度，从而在小于一微米的结构内部产生数十摄氏度的温差。

这些瞬态过程的动态特性使得纯粹的电气设计裕度不可靠。热量、应力和电流密度持续相互作用，形成反馈回路，从而改变器件在运行过程中的行为。这种热效应和机械效应之间的耦合定义了现代器件可预测性的极限。应力会改变迁移率和漏电流，而这些电气变化反过来又会改变局部发热——这是一个闭环，如果不将其作为一个统一的系统进行建模，就会加速器件性能的退化。

随着材料和几何形状的演变，包含电学、热学和力学相互作用的多物理场模型变得至关重要。仿真参数必须反映真实的材料堆叠结构，包括孔隙率、氢含量和局部各向异性，而不是理想化的块体材料属性。如果没有这种校准，仿真可能会低估局部温升，从而忽略加速热致密度衰减（TDDB）或电迁移失效的条件。

3D 集成与累积电阻

在 3D 堆叠结构中，热行为的预测变得更加困难，因为热量必须垂直穿过导热系数差异巨大的材料。硅的导热性很好，但分隔堆叠芯片的氧化物、聚合物和粘合剂的导热性却很差。

每增加一层粘合层或热重分布层，热阻都会在热阶梯上增加一个台阶。每一层的贡献看似很小，但累积热阻会随着堆叠高度呈指数级增长。即使总结温保持在设计限值内，局部层也可能超出其安全热范围。

人们正在探索具有更高导电性或可调控各向异性的先进材料，但这也带来了新的集成难题。致密薄膜导热性能更佳，但也会增加电容和应力。多孔薄膜可以缓解应力，但会吸收热量。目前还没有一种完美的介电材料能够同时满足这三个条件。

检测和测试作为热诊断手段

许多此类缺陷在电学特性分析或光学检测中都无法显现。热异常可能隐藏在看似正常的信号行为背后，因为空隙、接缝或粘合间隙并非总是会破坏导电性。

此类缺陷如同局部绝缘体，即使电气连续性完好，也会阻碍声子传输。在细间距互连或TSV衬垫中，单个空洞即可使局部温度升高数度，从而加速电迁移和界面疲劳，远早于传统测试方法检测到问题。

源于原子或纳米尺度的热瓶颈通常只有在可靠性测试或系统级评估期间才会显现出来。电阻漂移、参数不稳定和间歇性功能故障都可能源于局部温度升高，而这些温度升高通常在工艺验证过程中被忽略。

这些微妙的相互作用如今正通过数据分析得以揭示。通过关联工艺数据、测试数据和现场数据，工程师可以精确定位热量积聚的位置及其原因。

yieldWerx首席执行官 Aftkhar Aslam 表示：“当我们分析先进设计的测试数据时，我们经常会发现一些模式，这些模式可以追溯到热效应，而这些热效应仅从工艺数据中是看不出来的。”

这种模式可能表明，热传导路径在叠层结构中被一个或多个介电层或阻挡层界面阻碍。将这些信息整合到仿真和工艺控制回路中，可以使设计假设与实际材料性能更加吻合。

重新思考介电材料作为活性元件的作用

业界对介电材料的理解正在发生转变。它们不再仅仅被视为电绝缘体或机械支撑材料。在高密度、高功率架构中，这些薄膜决定了器件的内部热分布。

实际意义在于，每引入一种新的介电材料，无论是为了降低电容、提高附着力还是提升图案精度，都必须同时评估其导热性能。导热性、各向异性和界面化学性质决定了热量的扩散效率、应力的累积方式以及器件在负载下的使用寿命。

原子层沉积技术表明，精确控制薄膜厚度和均匀性可以降低器件变异性，但这只有在界面清洁度和化学性质得到同样严格控制的前提下才能实现。工艺工程师目前正在探索如何协同优化原子层沉积前驱体、等离子体条件和沉积后处理，以在不牺牲电隔离性的前提下降低薄膜厚度比（TBR）。

介电函数的重新定义将是未来十年半导体制造领域的核心挑战之一。热、应力和电性能的物理特性不再能被视为彼此独立的领域。热管理已演变为一个材料问题，而不仅仅是封装问题。

结论

先进器件的热极限不再由外部冷却或封装设计决定，而是由芯片本身的材料决定。每一层介电层、阻挡层和界面都会增加热阻，并增加建模的复杂性。

要控制这种电阻，需要在沉积过程中达到原子级精度，严格控制污染，并开发出兼具电绝缘性和热透明性的新一代材料。随着堆叠层越来越高、功率密度越来越高，如何有效地将热量从介电层中排出，将决定器件性能和可靠性的下一次飞跃。

曾经保护设备免受电荷干扰的薄膜如今却阻碍了热量的散发。逐层原子地解开这个陷阱，或许将决定高性能计算的未来。

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