Chiplet，还是软IP？

（原标题：Chiplet，还是软IP？）

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Chiplet 的功能与当今芯片中广泛使用的软 IP 类似，但相似之处仅限于此。虽然两者都能加快产品上市速度，并使设计团队能够将有限的资源集中用于最需要的地方，但 Chiplet 市场带来的实现、制造、测试和长期业务需求却截然不同。

软IP（也称RTL IP）是面向逻辑层设计人员的工具，而芯粒则为物理层和系统层提供了更多选择。两者的考量因素各不相同，市场芯粒带来的额外负担可能会影响这种方法的可行性。

Expedera公司市场营销副总裁Paul Karazuba表示：“从概念层面来看，芯粒可以被视为一种新型的半导体IP。然而，当真正的芯粒市场出现时，我认为它不会与当今的IP许可生态系统非常相似。芯粒与软IP之间的类比在设计集成、接口标准、验证、经济性乃至信任等方面都存在缺陷。芯粒将集成挑战从设计的逻辑层面转移到了物理和系统层面。”

芯粒可以是定制的，也可以是现成的。“目前有两种阵营，” Ansys（现为Synopsys的一部分）首席产品经理郎林解释说，“一种阵营使用自己设计的芯粒。另一种阵营则希望从外部采购所有组件，然后将英特尔芯粒、台积电芯粒和格罗方德芯粒等组件组装在一起。”

市售芯片将与定制芯片并存。“在这个全新的芯片时代，许多（但并非全部）IP模块将成为现成的芯片，” Quadric首席营销官Steve Roddy表示。“这些芯片将包括CPU集群、GPU集群和NPU AI子系统，系统厂商可以根据需要选择不同的尺寸组合，此外还包括I/O芯片，以及系统OEM厂商自身增值逻辑的一部分。”

了解芯片市场与IP市场的区别对于未来芯片市场的成功至关重要。“最终目标是让芯片达到可以像IP一样使用的程度，” Cadence公司芯片间接口IP产品营销总监Mayank Bhatnagar表示。

但这样的结果现实吗？

软IP面向芯片设计人员

软IP包含预先设计好的部分，通常以RTL格式提供。有些软IP可能以预先布局好的物理文件格式交付。它们可能经过加密以防止设计被复制。一些公司可能会针对特定的工艺节点优化其IP设计，从而产生Arm所谓的“droplets”（芯片级集成），但最终交付的仍然是软IP。

软IP近年来也变得越来越庞大。“如果你还记得控制器加PHY的时代，客户会把控制器和PHY IP模块混用，”Cadence公司高级产品营销总监Mick Posner说道。“那种阶段已经过去了。现在大多数客户都想要一个封装好的IP子系统。”

除了设计内容之外，其他交付物还可以验证 IP 的独立性（作为质量检查）以及 IP 集成后的整个设计。

软IP供应商通常会设计一个涵盖多种应用场景的大型超级设计。客户随后根据所需特性配置IP，而重要的是，综合工具（对于RTL IP而言）会自动剔除所选配置中不必要的逻辑。

“当你获得软IP时，你可以决定，‘我需要这些功能，但其他功能不再需要了，’”巴特纳加尔解释说。“由于它是软性的，设计工具能够剔除所有不需要的功能，你也不必再为此付出面积和功耗方面的代价。”

用户甚至可以向软IP提供商提出更实质性的定制修改要求。“芯粒的全部功能都是固定的，而IP通常可以向IP提供商提出修改要求，”弗劳恩霍夫集成电路研究所自适应系统工程部门高效电子部门主管安迪·海尼格说道。

芯粒带来了一系列不同的需求

从宏观层面来看，软IP和芯粒涉及自制/外购的决策。除此之外，需要考虑的因素截然不同。

“你们如何管理启动？”波斯纳问道，“你们如何管理调试？你们如何管理安全性和身份验证？”

最大的区别在于功能可定制性。“IP 的可配置性非常强，” Arm基础设施业务营销副总裁 Eddie Ramirez 表示，“即使是计算子系统设计，你也可以更改核心数量，重新配置尺寸。”

在芯片封装技术中，所有组件都封装在硅片上。如果芯片包含不必要的功能，这些功能可能不会被使用，但它仍然会占用硅片上的空间，从而增加成本。在某些情况下，这种成本增加是可以接受的。

“我认为面积可能不再那么重要，但功耗会变得非常重要，”巴特纳加尔说。“你仍然可以通过主动时钟门控来节省功耗。或者你可以使用接头开关来完全切断该电路，从而减少漏电功耗。保留这些功能并使其可定制可能更有利。”

其他选项可能会对芯片尺寸产生很大影响。例如，同时支持 32 位和 64 位接口选项会比较困难，因为选择 32 位选项会导致 32 位未被使用，包括浪费的总线面积和引脚。

“一位客户向我们咨询 PCIe Gen6 芯片，”Posner 说。“然后他们又说，‘那是用于我们的高端网络产品。但我们也想满足中低端产品的需求，所以我们需要 x8 和 x4 的芯片。’ x16 芯片支持 x8 或 x4，但 x4 或 x8 与 x16 之间的芯片尺寸差异相当显著。如果从芯片前沿密度来看，x4 的面积不到 x16 的一半。”

可以使用电子熔丝添加一些配置，使更改持久化，甚至可以允许基于寄存器值进行启动配置。但配置电路会占用一些面积，并且任何未使用的功能都会保留下来。

家族中的所有

芯片都可以组成一个芯片家族，每个芯片都包含不同的选项，从而减少空间浪费，但每个芯片都需要一个掩码集，这会极大地影响成本，而软 IP 则不会。

“我可能有一个很棒的芯片，既可以用于数据中心，也可以用于汽车设计，”巴特纳加尔说。“但对于汽车应用，考虑到所需的散热性能，我正在开发一个不同的版本。”

Cadence 并没有直接提供芯粒（这会与客户形成竞争），而是基于 Arm 的 CSA 提供了一个参考基础架构来解决这个问题。大部分设计工作已经完成，但设计仍处于软性阶段，最终功能配置尚未完成。客户随后必须使用标准的芯片设计后端来强化已配置的设计。

“在物理人工智能领域（汽车、机器人、无人机、航空航天和国防），我们正在构建一个完整的参考平台，”Posner说道。“它们的应用场景非常相似。它们都需要处理CPU、人工智能引擎以及带有PCIe和内存的系统接口。但汽车ADAS需要更强大的人工智能处理能力。一个仅提供四核NPU的参考平台无法满足汽车行业的需求。但对于无人机和机器人来说，这样的配置通常就足够了。”

Arm的CSA技术可以应用于未使用Arm CPU架构的芯粒。“Arm正在向OCP贡献CSA技术，”Posner表示，“我们相信这将有助于市场趋同。”

谁主导启动？

同时，每个芯片都必须启动。但如果每个芯片独立启动，资源可能无法得到有效利用，例如使用多个独立的固件文件时。更可能的情况是，一个芯片会成为主导芯片。

西门子EDA中央工程解决方案总监Pratyush Kamal表示：“你总是可以设计一种启动架构，使多个操作可以并行执行。但在系统层面，仍然只有一个实体（主芯片）触发操作。”

然而，如果芯片数量过多，仅使用一个主芯片可能会导致启动速度过慢，因此必须采用分层方法。“对于一个包含 1000 个芯片的系统，你必须采用类似 H3 的启动顺序，其中各个组件会在第二、第三甚至第四层级并行触发，”Kamal 说。

在这种情况下，芯片的数据手册应该说明该芯片是否可以作为启动引脚。也可以让每个芯片都具备启动引脚的功能，并通过一个设置来决定它在每个设计中是否充当启动引脚。“独立启动不会增加太多面积开销，”Posner 说。“你需要连接到启动 ROM，而这个 ROM 可以通过占位符来替代。”

主启动芯片不仅可以协调其他芯片的启动，还可以协调这些芯片的上电顺序。

可变形

芯片呈矩形。由于目前尚无关于芯片形状的标准，因此很难确保一组芯片能够以合适的方式组装在一起，从而保持芯片间引脚的短距离。

“假设你的封装尺寸为 2 毫米 x 3 毫米，可用于安装芯片，但市场上的芯片尺寸为 2.5 毫米 x 2.5 毫米，面积大致相同，但现在有一个方向超过了你拥有的空间，”巴特纳加尔说。

这可能会引发问题。“有时候你需要一个具有特定 x 和 y 尺寸的芯片，”Arm 公司的拉米雷斯说。“使用 IP，你可以更改它。但使用芯粒，你做不到。”

图1 ：不同的物理芯粒件。大型芯片有两个接口。上图展示了一种运行良好的配置。下图展示了一种配置，该配置导致部分接口线过长且长度不一，从而造成偏移

图 1 中颜色较深的芯片有两个接口，一个位于左侧，另一个位于左上方。图中的上半部分展示了这种布局的工作原理。左侧和上方的芯片可以实现短连接。

然而，底部示例存在问题，因为顶部接口必须倾斜一定角度才能连接到左侧的芯片。这些连接过长且长度不等，导致信号偏移增加。一些芯片间互连 (D2D) 方案允许进行一定程度的信号校正，但上述方案可能校正过度。

Synopsys的产品管理总监 Rob Kruger举例说明了其他一些潜在的形状挑战，其中一些必须在芯片数据手册中记录。“如果因为信号布线密度而使用 UCIe-Advanced，那么走线长度只有两毫米，”他说道。上面的第二个例子就不适用。“如果 PCIe 接口顶部带有电感器，那么电感器上方可能存在禁入区域。”

芯片设计人员可以创建两种封装，一种如图所示，另一种形状不同，与下图所示的封装更匹配。但这需要单独的布局和掩膜，从而增加成本。

同时，如果两个芯片上的接口通道方向相反，即使它们在物理上对齐，接口也无法真正匹配。这个问题可以通过允许通道反转的D2D接口来解决。

图2.物理接口匹配但线路编号方向相反。一些 D2D 互连允许线路反转，这可以解决这个问题

封装方式也很重要，因为它会影响引脚排列和电源。“先进封装技术还有很多工作要做，才能让单个芯片适用于多种封装技术，”Posner说道。“如果你设计的是先进封装——基于中介层的封装——那么就会出现兼容性问题。以CoWoS、EMIB和三星Cube技术为例，它们的供电方案并不相同。”

所有人都必须就安全性达成共识。

安全性是另一个方面，它比软IP更具挑战性。“虽然IP级别的安全侧重于许可保护和IP安全验证，但芯粒的攻击面却大大扩大，”Expedera公司的Karazuba表示。“芯片间接口、共享电源平面和散热通道都可能成为侧信道攻击或篡改的途径。多芯粒系统需要可信的供应链验证、硬件认证和认证框架，尤其是在国防和汽车等安全关键型应用中。”

由于一组芯片旨在像单个芯片一样协同工作，那么如何划分安全性呢？在每个芯片上都复制安全性会消耗不必要的硅片。诸如信任根 (RoT) 之类的资源必须在封装或系统级别进行协调。“你的信任根可以位于你购买的芯片上，也可以位于你自己的系统中，”克鲁格说道。

为了解决这个问题，可以指定一个芯片作为信任根（RoT），其他芯片则依赖该信任根来执行诸如身份验证和加密之类的任务。与主启动状态一样，这项功能也需要在数据手册中加以说明。

由于软IP集成在设计中，因此很难（甚至几乎不可能）将其分离出来。要分离软IP，就必须将芯片剥离，这虽然可行，但会造成破坏且成本高昂。

拆解封装以暴露内部芯片也是一项复杂的工作，但远比拆解芯片容易得多。例如，如果D2D接口位于基板或中介层之上，则可以将其暴露出来并进行连接。

此外，电源层可能共享，也可能不共享。如果不共享，则每个芯粒的电源可能相互隔离，从而导致侧信道攻击。散热也可能泄露机密信息，而独立的芯粒会提供独立的散热通道，这些通道可以被分析。

制造需要支持

与软IP不同，芯粒是独立存在的。购买芯粒的公司会收到一块预先构建好的硅片。该公司需要在其设计的预期生命周期内持续获得该芯粒的供应。必须对这种持续供应进行验证，以确保不会无意中购买到假冒芯粒。

测试还带来了其他挑战。软IP集成后通常不会单独进行测试。相反，自动测试模式生成（ATPG）工具会分析整个芯片设计，并生成一组高效的测试向量。

芯片供应商而非芯片集成商会独立进行芯片测试，尽管他们提供的测试覆盖率信息很可能正是集成商为了确保良好的系统测试良率而需要了解的。“你会想知道，‘他们的可测试性设计（DFT）做得怎么样？他们是否提供了足够的测试覆盖率？’”克鲁格说道。

但集成商也需要测试向量才能将其融入整体系统测试流程。ATPG 可以生成这些向量，但它们是由 IP 提供商创建的，而不是集成商。

由于测试向量能够揭示芯片内部工作原理，因此对向量进行加密可能是必要的。这样做需要ATPG供应商和测试设备供应商之间的合作，以确保测试人员能够解密向量以供使用。

可能会看到更多BiST

内置自测试 (BiST)有望得到更广泛的应用。BiST可以帮助解决芯粒缺乏透明度的问题，但其有效性必须得到验证。“芯粒供应商有一种机制可以检查他们的芯粒，而无需将其集成到你的 SoC 中，”Bhatnagar 表示。

对于多芯粒来说，测试顺序也至关重要。每个被测试的芯片都会产生热量。“由于散热或功率限制，你甚至可能无法同时测试三个芯片堆叠，”Kamal 指出。“你必须合理安排测试计划。”

由于芯片只能通过封装引脚访问，因此必须采用统一的调试策略。使用软IP，可以修改逻辑以确保芯片内部的一致性。而芯片则无法进行此类修改。

Chiplet 还意味着需要一条软 IP 所缺乏的供应链。“软 IP 以数字方式分发，一旦发布，其后续成本几乎为零，”Karazuba 解释道。“Chiplet 的供应链截然不同，更接近于传统芯片的供应链。它们与工艺节点和代工厂紧密相关，限制了可移植性，并增加了对供应商的依赖。”

“关键挑战在于硅芯片的供应，”弗劳恩霍夫集成电路与电子自动化研究所（Fraunhofer IIS/EAS）高级混合信号自动化部门经理本杰明·普劳奇（Benjamin Prautsch）表示，“必须保证供应，因为很可能涉及多家供应商。一个关键区别在于，设计团队在为其产品选择芯片时，如何获取供应信息。”

物理层面的设计

还有其他一些重要的区别。“传统的IP模块是在逻辑层面集成的，”Karazuba说道，“相比之下，芯粒是在封装层面进行物理集成的。它们的互连是以物理连接的形式存在，而不是总线接口。因此，设计人员除了进行芯片设计之外，还必须管理芯片间信号传输、电源完整性和封装布线。”

每个芯片都会产生热量，这些热量必须从封装中散发出去，且不能干扰其他芯片（尤其是 HBM）。这意味着集成商需要热模型和其他物理模型来验证组装后封装的热特性是否符合要求。

Rambus的研究员兼杰出发明家 Steven Woo 表示：“芯粒与芯片一样，需要强大的模型，包括行为模型、功耗模型、散热模型以及信号和电源完整性的接口模型，这些都超出了软 IP 的要求。”

物理应力也是一个需要考虑的因素。例如，大型中介层比小型中介层更容易发生翘曲。分析必须确保其具有足够的平面度，以维持现场所需的可靠性。

因此，芯片供应商需要提供多物理场模型，以便集成商能够采取必要措施来缓解热问题和其他物理问题。多物理场验证工具与芯片设计中使用的工具不同。相反，它们更类似于系统级工具，芯片设计人员可能不太熟悉。

其他需要考虑的因素包括：

• 确保所有芯粒都就它们之间交互所用的协议达成一致。接口的两端必须从协议栈的底层到顶层都达成一致。

• 使用地址映射表的芯片之间的地址映射表必须匹配。

• 必须就控制机制达成一致。

• 芯粒必须就如何处理中断达成一致。

芯粒的可见性也更加有限。“软IP通常至少提供部分透明信息，例如时序约束、可综合的RTL代码或允许进行详细优化的模型，”Karazuba说道。“然而，芯粒就像‘黑盒’。设计人员只能获得抽象的时序、功耗和散热模型，而无法了解其内部逻辑。”

需要解答的问题也不同了。“如果你交付的是IP模块，你需要类似Spyglass的模型和测试平台，”克鲁格说。“如果你购买的是现成的芯片，就不用担心这些，因为这些都已经准备好了。但现在你需要考虑的是另一系列问题。它如何适配我的封装？散热性能如何？在狭小的空间内，高信号速率是否会导致过热点？”

3D封装让情况变得更糟

如果芯片要堆叠在一起，就会产生额外的要求。“最大的限制在于可用的I/O接口和电源空间，”Kamal说道。

由于无法直接访问每个单独的芯粒，测试访问变得更加困难。必须对整个协议栈进行测试。这就要求确保每个芯片都能向上层芯粒传递向量。或者，更多地使用BiST技术可以减少在外部系统控制下进行测试的需求。

一个更微妙的问题在于，大多数标准芯片除了用于关键任务的高速接口外，还拥有大量通常用于配置、测试或调试的低速接口，例如 SPI、I2C和JTAG。如果芯片堆叠中的每个芯片都需要这些接口，就会增加必须从底层芯片输出的信号数量。

此类信号通常提供带外功能，不会影响主接口。但有时需要将这些信号合并，并将其置于带内，或者构建一个单独的组合低速接口，以服务于协议栈中的所有芯粒，从而最大限度地减少 I/O 占用空间。

Chiplet IP 的开发难度比 Soft IP 更大

上述许多问题都可以通过投入时间和精力来解决，但有些问题尤其棘手。很难想象如何在不提供 Chiplet 多个版本的情况下解决 Chiplet 的形状问题。可配置性是 Soft IP 的一个重要方面，但目前尚不清楚哪些类型的功能是固定的，以至于需要使用几乎没有或完全没有可配置性的 Chiplet。

即使芯片市场最终形成，软IP仍将发挥重要作用。“像Quadric这样的AI公司可能拥有现成的、可扩展的芯片产品线，但同时也会向希望批量生产单芯片的公司出售IP，”Roddy说道。

许多设计方案将融合芯粒和软IP。“虽然芯粒可能代表了IP复用的下一个发展阶段，但它们绝不会取代软IP，”Karazuba说道。“芯片架构师不应将芯粒视为可互换的RTL模块。相反，他们应该将它们视为具有独特物理、经济和安全影响的系统级构建模块。”

然而，如果芯片市场真正形成，芯片用户的运作方式将与软IP用户截然不同。

（来源：编译自semiengineering）

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